5月14日，据媒体报道，刘鹤主持召开国家科技体制改革和创新体系建设领导小组第十八次会议，讨论了后面向摩尔时代的集成电路潜在颠覆性技术。
摩尔定律，这一条在集成电路行业被奉为圭臬的著名定律，起源于英特尔创始人——戈登摩尔。1965年，戈登摩尔准备一个关于计算机存储器发展趋势的报告，在他开始绘制数据时，发现了一个惊人的趋势。每个新的芯片大体上包含其前任两倍的容量，每个芯片产生的时间都是在前一个芯片产生后的18~24个月内。此后摩尔定律略微修改，变成大家所熟知的集成电路行业最知名的定律：每隔18个月，同样面积内晶体管数量翻倍，但是价格不变。根据摩尔定律我们可以得到以下两条结论：
1、每隔18个月，单位面积内晶体数量翻倍，同时这也意味着性能也翻倍了。
2、价格不变，因此同样价格买到晶体管数量翻倍了，这等同于单个晶体管成本降低了一半。虽然摩尔定律并不是一条自然规律，但是摩尔定律一直影响着集成电路行业技术的发展节奏。换言之当行业头部公司，在不断追求摩尔定律之时，如果竞争对手达不到，那就会竞争中就处于脱节的状态，极容易被淘汰。摩尔定律的核心就是晶体管数量成倍增加，在同一面积内集成更多的晶体管，性能也大幅提升，同时价格不变，晶体管成本也在不断下降。于是芯片制造技术不断前进，力图把晶体管的尺寸不断缩小。于是集成电路特征尺寸从最开始的几微米不断下降。0.5u、0.35u、0.25u、0.18u、0.13u、90nm、65nm、45nm、28nm、14nm，直到现在的7nm、5nm，前后发展了几十年时间。但是到最近几年，摩尔定律渐渐有些力不从心了。是什么原因让摩尔定律放缓了？其实在摩尔定律的两条结论中还隐藏有第三条。晶体管数量翻倍的同时，功耗大幅提升，发热量也翻倍了。晶体管数量翻倍带来的巨大发热量，导致芯片内部变成一个大火炉，这个问题一直制约着晶体管数量的翻倍，可以说业内一直寻找各种各样的办法与发热量做斗争。因此摩尔定律想要维持下去的，必须面临以下两个问题。目前实际商业化的技术是5nm，未来可能还有3nm、2nm，甚至1nm，但是实际上技术升级的空间已经变的很小了，因为不断的微缩的晶体管已经快要逼近物理极限，特别是晶体管的特征尺寸——栅极宽度已经小到真的很难控制了。在28nm以下的工艺，平面晶体管已经走到极限，于是已经用业内用FinFET晶体管结构替代了原本的平面结构，继续保持单位面积内的晶体管密度翻倍。但是其实晶体管的特征尺寸——栅极宽度并没有变化太多，但是业内依然以14nm来命名（台积电是16nm），其实此处的14nm，准确的说应该是等效工艺，并非栅极宽度真的是14nm。虽然目前用FinFET，甚至未来的GAA、MBCFET等立体晶体管结构的来给摩尔定律续命，但是迟早有一天会达到硅材料的极限。不可能永无止境的去缩微晶体管尺寸，并增加晶体管密度。所有人都知道迟早有一天，集成电路微缩工艺会卡在某个物理极限节点而无法继续前进。摩尔定律的第二条，单个晶体管成本不断降低，换言之付出同样的价格，可以买到性能更强的芯片，但是随着工艺逼近极限，在巨大的研发费用和建厂成本下，芯片生产成本不降反升。发热量来自两个部分，一是晶体管本身工作时带来的热量，第二是金属互联层带来的热量。所以业内一方面在寻找各种能替代硅晶体管的材料。另外一方面就是寻找现有金属互联层的替代材料，包括阻挡层材料、接触点材料等。这些都算到工艺研发成本中，目前已经是天文数字。而巨大的建厂成本带来的问题也不容小觑，以台积电3nm工厂为例，建厂成本为200亿美金，折合人民币超过1300亿。理所当然，3nm建厂成本和研发成本都要分摊到生产的每一颗芯片上，综合巨大和建厂的巨额成本，这导致了未来单个晶体管的成本不降反升的情况。所以摩尔定律迟早会有一天停下它的脚步，而后摩尔时代应该如何继续发展呢？
Chiplet，又称为小芯粒，其实它是个新型的芯片系统级集成技术。Chiplet是把各种不同芯片的封装到一起技术，是一种异构集成的系统。从封装的角度而言，它是SiP技术的子集。Chiplet这个技术未来能解决很大一部分SoC开发的痛点。从传统SoC 角度而言，SoC（System On Chip） 是以超大规模集成电路工艺技术和知识产权核 IP 复用技术为支撑，将系统所需的处理器、存储器、模拟电路模块、数模混合信号模块以及片上可编程逻辑等高度集成到一颗芯片中，以此缩小体积，增加功能，提高性能和可靠性，并且以巨大的出货量摊平开发成本。基于IP 核的 SoC 芯片，有个巨大的问题，集成度越来越高，种类和复杂度急剧加大，对设计、研发和生产提出巨大的挑战。一颗SoC芯片中，包括了各种各样的处理器、存储器、模拟电路模块、数模混合信号模块、可编程逻辑模块等，这些IP核，接口不同，电压不同，频率不同，想要整合到一颗芯片上，对设计和制造都提出巨大的挑战。而且各个IP核间的互联缺乏通用接口，内部互联方式复杂化、多样化，不同厂商 IP 核之间的直接互联几乎不可能。这需要在芯片内部加入I/O总线功能，实现内部各个功能区之间的数据交换，虽然这种结构可以解决通用总线的问题，但还需建立高效的路由算法，而且I/O总线功能，设计难度大，功能异常复杂，无论是自行开发，还是采购其他家的IP，都要付出巨大的成本。换言之，随着SoC功能越来多，性能越来越强，内部设计也越来越复杂，工艺挑战也越来越大，巨大的设计投入和流片成本已经让人喘不过气来，两相结合进一步推高芯片的成本，这个时候更具性价比的Chiplet技术，成了业内的新方向。Chiplet也可以简单理解成：各自生产各自的芯片功能模块，然后用更先进的封装技术把他们整合到一起。异构集成 Chiplet 系统中，产品的不同组件在独立的裸片上设计和实现；不同的裸片可以使用不同的工艺节点制造，甚至可以由不同的供应商提供， 而设计公司可以利用Chiplet 技术大幅减少设计成本，同时高效的拿出满足客户需求的方案，从时间上大幅缩短了一个颗芯片的研发周期。基于裸芯片的 Chiplet 模式，带给从上游 IC 设计、EDA 工具、制造工艺、先进封测等各个产业链环节颠覆式的改变，是 IC 业继续发展最有效的手段。这种Chiplet技术的优点不言而喻，从整体上降低了芯片设计的复杂度，从而降低了设计成本，由于使用了现成的裸芯片，极大的提高了开发效率，同时也降低了对工艺的要求。并且对于下游客户来讲，芯片面积并没多大改变，但是依然得到了性能和功能的大幅提升。SoC和Chiplet有点像雕版印刷和活字印刷的关系。SoC更像雕版，把所有字都刻上，然后再大规模生产，而Chiplet更像活字印刷，兼顾了效率和灵活性，像搭积木一样把现成的芯片直接整合到一起。因此Chiplet被视为后摩尔时代的第一接班人，包括台积电的CoWoS、3D堆叠封装等先进封装技术和Chiplet都有异曲同工之妙。当然了，Chiplet 也面临很多问题，比如需要从源头就定义好各个IP模块的性能，功能以及针脚。Chiplet技术为芯片行业带来新的变革，这也是中国半导体业发展的大好机遇。
前文已经提到，晶体管数量提升带来的性能提升背后的代价是功耗的大幅增加。而功耗增加主要来着两个方向，一是晶体管，二是金属互联层。因此寻找新型材料来替代硅晶体管，成为业内探索的方向。目前业内一直在积极探索用碳纳米管，来替代硅晶体管。因此碳纳米管技术被认为未来是取代硅晶体管，从而大幅降低功耗的可行性方案。碳纳米管，比硅导电更快，效率更高。从理论上来说，效率可达到硅的10倍，运行速度为3倍，而仅仅只需要消耗三分之一的能源。但碳纳米管也存在一系列设计、制造和功能上的问题，比如碳纳米管不会自然形成p型或n型半导体。在硅中，这些特性是通过掺杂少量其他元素来实现，但碳纳米管非常小，难以掺杂。另外一个问题是，制作电子元器件需要将纳米管放置在极其精确的位置上。科学家们现在还没有掌握让它们在特定位置生长的方法。在巨大的前景与潜力面前，这些问题正在被克服，国内外科学家正在努力解决这些技术难题，也许碳纳米晶体管未来会有一天能取代硅，为摩尔定律续命。
前文提到过，一个是改变晶体管材料，另外一个是改变互联技术，两者都能为克服发热量，继续延续摩尔定律。在克服互联技术上，科学家和工程师们其实已经走过很长一段路了。晶体管完成之后，需要在上面铺设多层的金属互联层，把所有的晶体管的源端、漏端、栅极链接起来，这样就能统一控制各个晶体管进行工作，实现大规模高速运算功能。在当年的6英寸制程上，当时的金属互联层和现在不一样，用的是铝互联。接着在8英寸上，使用了钨这种材料，替代了铝作为接触点。到12英寸工艺上，使用了铜互联，进一步降低金属互联层的漏电问题，降低了功耗。降低金属互联层的发热问题，有两个改进方向，一是改变接触点材料，二是改进金属互联层以及外部阻挡层材料，两者目标都是一个，改进漏电，减少发热。技术在不断前进，几年前，英特尔宣布开始用钴这种材料，局部替代铜，此外还使用了各种新的阻挡层材料，改进金属互联层的整体的漏电问题。
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